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今年的VLSI 研討會會議(6月16-19日，waikiki，HI)強調45奈米到16奈米的CMOS技術。總體起來，大多數均同意平面CMOS是可以延伸至22奈米節點的，但是超越那似乎是不太可能，例如在16奈米節點左右，SRAMs將需要FinFET或者是一種類三閘極的設計。這些皆可以被製作在塊材晶圓上而不是在SOI晶圓上，一如在2006年首次東芝公司所報告一樣－並且現在已被其它包括Intel和Hynix公司在今年研討會期間所揭示。

在研討會正式開幕的前一天，一場簡短的課程強調出CMOS邏輯技術正挑戰著32奈米過渡至22奈米。IBM研究部門的Matthew Colburn聲稱在22奈米上，直接微縮的設計將是沒有用的，並且光微影－設計共同最優化與雙重圖像技術為延伸光學微影的關鍵工具。Intel零組件研究部門的Jack Kavalieros指出我們已經從典型的微縮設計推進至包含有新製程、新材料、新穎元件架構，以及與設計部門共同最優化的依功率效率的微縮設計。在展現出三閘極的構造中，他解釋三閘極/ FinFETs可以被製作在塊材或者是SOI晶圓上－大多數Intel公司新近的產品均使用塊材晶圓而非SOI(參閱圖一)。他亦指出在矽上III-V和Ge量子阱上的結果，GaAs擁有>8倍於Si的遷移率，而InSb是>50倍的遷移率。他也談論到關於擁有極端低功率電子的陡峭次起始的擺動元件。

32奈米和22奈米的BEOL(後段製程)將是先前內連線架構的演化擴展，具有雙嵌入式銅/低介電質整合、加上持續緩慢導入新的材料與新的製程，Infineon Technologies公司的Hans-Joachim Barth如此說道。主要的可靠性挑戰為電遷移、應力遷移、介電質可靠性(TDDB)與晶片封裝的相互作用，以及供給優良生產良率的為生產設計(變異容忍、RC與串擾最佳化的導線)。低介電質是需要的，但是他指出包括熱力機械和薄膜應力與黏著，以及拉伸應力的問題，它們會導致龜裂。Infineon公司的努力將維持在PVD技術來保持高純度阻障與種晶層，他指出，因為使用CVD，純度則不會如此優良。使用銅的一個問題是狹窄的銅線是由於銅晶粒的邊界增加的電阻係數。除了銅/低介電質外，在未來就是最佳化連線佈局及3D晶片堆疊，他說道。
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圖一：Intel在塊材式晶圓上的FinFET。(來源：Intel)


由Samsung公司元件技術組Yong Shik Kim所提出談論的嵌入式SRAM，描述挑戰22奈米，包括降低元件的變異以及垂直式元件胞(FinFET或者3D元件胞)。他展示出從2006年Toshiba公司在嵌入式塊材晶圓SRAM FinFET架構的結果(參閱圖二)。 訪客無法瀏覽此圖片或連結，請先 註冊 或 登入會員 。

圖二：擁有供SRAM使用之崁入式塊材FinFET的平面CMOS (來源: H. Kawasaki et al., VLSI Symp., 2006, paper #9.2, p. 86)




在星期一的其他介紹裡，Freescale Semiconductor公司的Phil Dahl展示將系統晶片(SoC)與系統封裝(SiP)組合起來會增加使用微型化(更多的摩爾)和多樣化(超越摩爾)於末端用戶而增加價值。並且Toshiba公司先進邏輯技術部門的Hisao Yoshimura重新探討DFM策略有關的隨意缺陷、系統缺陷和參數變化性，指出了它們與微影與製程的關係，例如光學近接修正(OPC)和圖案修正/密度控制。

在星期二值得注意的文章包括IBM聯盟報導在22奈米時，FinFET的性能優勢將會超越平面式元件17%。Toshiba公司展示出在金屬矽化物反應過程中，由採用砷掺質「鏟雪」效應DSS(掺質分離的Schottky)所產生的單一S/D結構。Selete公司討論使用Al來掺雜高介電質的pMOS和La、Mg、Y或是Sc來掺雜高介電介質的nMOS。

在一場取名為「太陽最後是否會在太陽能學上昇起？(Has the sun finally risen on photovoltaics?)」的大會演講裡，Applied Materials公司的Mark Pinto指出在2008年裡，PV將比IC工業使用更多的矽。設備的產出大約大於1000矽晶圓/小時，相對於低成本的矽會擁有13%-22%的效率和相對於航太應用則使用GaAs有高達40%的效率。基材為玻璃、或者是小於150微米矽晶圓的可撓性材料。

星期三最精彩的章節屬於Hynix公司，它展示出一與鞍鰭狀物結構製造在一起的44奈米DRAM，一種RCAT(2D 單閘極)與一塊材式FinFET (3D 三閘極)的組合。同時，IBM和聯盟伙伴Freescale、CSM、Infineon和三星報告它們用於低成本、低功率的32奈米節點HK+MG(單金屬/閘極首先)—採用塊材式CMOS而非SOI，為了低成本而不使用eSiGe，而是一覆蓋層與高介電質使用在一起。SEMATECH報告的產品包含了在SiGe上的p通道與HK+MG。他們使用氮化作用來壓制界面層的成長並且發現電漿氮化作用比熱氮化作用還要好。沒有表面氮化作用，閘極洩漏會衰退大約10倍。

Intel公司報告了16奈米節點與更上級，擁有HK+MG的浮動本體元件胞(FBC)記憶體，以及薄的矽(22奈米)與薄的埋入式氧化物(10奈米)SOI晶圓。

Intel公司也透露出更多有關它的45奈米節點HK+MG應變加強電晶體(參閱圖三)的細節，聲稱在晶圓成本上只增加4%的花費。類似於在今年研討會期間Sony公司的報告，Intel公司也說金屬閘極後製程會改進Si應變。對於65奈米nMOS，他們使用拉伸CVD邊襯和使用植入並退火的SMT；在45奈米裡，Intel推進到拉伸應力溝渠接觸。對於pMOS而言，他們增加了30%的Ge含量並且移動eSiGe更加接近於閘極邊緣。他們發現在一仿真閘極上，移除犧牲複晶矽閘極層(參閱圖四)能允許在通道區域產生更多的壓縮應變－因為從SiGe來的壓縮應變特徵是會在通道的任一側－改善了pMOS大約51%而到1.07mA/μm，使得它幾乎與nMOS一樣好(1.36 mA/μm)，而nMOS僅僅改善了12%(參閱圖五)。

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圖三：X-TEM顯示出擁有伸張應力溝渠接觸的nMOS以及擁有eSiGe的pMOS。(來源：Intel)  

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圖四：在仿真閘極被移除前後在pMOS的應力輪廓線。(來源：Intel)  

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圖五：從65奈米至45奈米節點，nMOS的ION-IOFF改善了12%而pMOS電晶體為51%。(來源：Intel)


在別處，新力公司報告使用eSiGe取代閘極製程改進了壓縮通道的應變。Selete公司討論其工作概念，在閃撃式退火步驟之後，增加一類尖突的退火來恢復受損的HK+MG，例如BTI壽命週期與遷移率。他們稱呼此為「彈性的脈衝形」閃燈退火。

星期四開始收集包含植入與掺雜計畫的論文。Renesas報告了藉由消除暈圈佈植，從複晶切換至FUSI 閘極金屬，以及使用薄BOX(<10奈米)的SOI，而有最小的Vt變化。IBM說摻雜eSiC stressors的最好方法要不是現場便是藉由植入來使用P，注意P植入會降低碳的替代。TI報告在45奈米節點的stressor整合來防止差排，顯示一低(<0.1%) C掺雜至eSiGe會減少差排以及N2植入被使用來釘住差排。IMEC公司從元件的性能與可生產性觀點來討論它的32奈米節點雷射退火接面，顯示出降低的元件接面漏電流，且使用工程化設計植入損害範圍極限的位置。並且Fujitsu公司說高溫毫秒退火降低了短通道效應，且由於閘極疊對控制使得傾斜扭曲的擴展植入改進大約7%的性能。

新加坡大學有一篇在eSiGeSn和eSiC上以用雷射融化退火Sn以及C佈植的論文。使用7%的Sn，他們看見在(110)矽上35%的pMOS Idsat和在(100)矽上71%的pMOS Idsat，反之使用5E15劑量的C植入，他們達成1.5%的取代作用並且增加nMOS的Idsat大約19%。